Trillium™ ALD로 구현하는 AI 시대의 맞춤형 트랜지스터
2026년 6월 2일
제보 첸(Zhebo Chen) 원자층 증착(ALD) 및 금속 증착 제품(MDP) 글로벌 제품 총괄
인공지능(AI) 확산으로 컴퓨팅 성능에 대한 수요가 지속적으로 증가하는 가운데, 현재 개발 중인 최첨단 칩은 우표보다 조금 큰 면적에 3천억 개 이상의 트랜지스터를 집적할 수 있는 수준에 도달하고 있다. 이에 따라 칩 성능을 극대화하기 위해, 각 위치와 용도에 맞는 트랜지스터를 적재적소에 배치하는 것이 더욱 중요해지고 있다. 이러한 온칩(on‑chip) 맞춤화를 위해서는 트랜지스터 소재를 정밀하게 제어하는 기술과, 이를 수십억 개 디바이스 전반에 걸쳐 일관되게 구현할 수 있는 공정 제어 역량이 필수적이다.
반도체 산업이 FinFET 트랜지스터를 넘어 더 높은 로직 밀도와 향상된 성능을 제공하는 첨단 3D 아키텍처인 GAA(게이트올어라운드) 트랜지스터로 전환하면서, 정밀한 소재 및 공정 제어에 대한 요구는 더욱 커지고 있다. 이 지점에서 어플라이드 머티어리얼즈가 핵심적인 역할을 수행한다. Endura™ Trillium™(엔듀라 트릴리움) ALD(Atomic Layer Deposition, 원자층 증착) 시스템은 칩 제조업체가 GAA 트랜지스터의 핵심 소재를 정밀하게 맞춤화하고, 최첨단 양산성을 유지하면서 다양한 워크로드에 맞게 동작 특성을 최적화할 수 있도록 지원한다.
트랜지스터 맞춤화가 필수인 이유
모든 용도를 충족하는 단일 트랜지스터는 존재하지 않는다. 일부 트랜지스터는 최대 성능을 위해 매우 빠른 스위칭 속도에 최적화되는 반면, 다른 트랜지스터는 유휴 상태에서 전력 소모를 최소화하도록 설계된다. 이러한 성능과 전력 간의 균형은 임계전압(threshold voltage, Vt)을 조정함으로써 구현된다. Vt는 트랜지스터가 켜지고 전류가 흐르기 시작하는데 필요한 최소 전압을 의미한다.
설계자는 칩 전반에 걸쳐 이러한 다양한 “특성(flavor)”의 트랜지스터를 조합함으로써, 성능과 에너지 효율 간의 최적 균형을 달성할 수 있다.
- Higher-Vt 트랜지스터는 켜지는 데 더 높은 전압이 필요하지만, 꺼진 상태에서의 누설 전류가 적어 에너지 효율을 향상시킨다. 모바일 칩에서는 대기 전력을 줄이고 배터리 사용 시간을 늘리기 위해 이러한 트랜지스터 비중을 높인다.
- Lower-Vt 트랜지스터는 더 쉽게 켜지고 빠르게 스위칭하여 성능을 향상시키지만, 누설 전력은 증가한다. AI 가속기와 데이터센터 프로세서는 연산 핵심 경로에 Lower-Vt 트랜지스터를 배치하고, 다른 영역에는 Higher-Vt 트랜지스터를 활용해 전체 전력 효율을 최적화한다.
게이트 스택 엔지니어링을 통한 유연성 확보
칩 내 다양한 맞춤형 트랜지스터가 혼용될수록, 정밀한 Vt 제어는 중요한 차별화 요소가 된다. GAA 트랜지스터에서는 나노시트 채널을 감싸는 게이트가 전류 흐름을 제어하며, 이 게이트가 Vt를 결정한다.
이 게이트는 단일 구조가 아니라, 여러 금속층이 정밀하게 적층된 ‘게이트 스택(gate stack)’이다. 각 금속층의 전기적 특성이 Vt를 결정하기 때문에, 소재의 조성과 배치를 정밀하게 제어하는 것이 필수적이다.
Trillium ALD 시스템은 이러한 요구를 충족하도록 설계되었다. 이 시스템은 통합된 다단계 금속 증착을 지원하여, 서로 다른 전기적 특성을 가진 금속을 결합한 맞춤형 게이트 스택을 구현할 수 있도록 한다. 이를 통해 칩 제조사는 특정 트랜지스터와 응용 분야에 최적화된 Vt를 정밀하게 구현할 수 있다.
또한 Trillium은 게이트 스택 내부에 체적을 거의 차지하지 않으면서 전기적 특성을 조정하는 초박막 다이폴(dipole) 층을 증착할 수 있다. 이 다이폴 층은 미세한 내장 전기장을 형성하여 Vt를 조정하는 역할을 한다. 이를 통해 설계자는 소자 구조를 변경하거나 채널 품질을 저해하지 않으면서도, 전력 효율 또는 성능을 정밀하게 최적화할 수 있는 제어 수단을 추가적으로 확보할 수 있다.
첨단 3D 트랜지스터 구조에서의 신뢰성 확보
첨단 공정 노드에서는 아무리 최적화된 소재라도, 복잡한 3D 구조에 균일하게 증착되지 않으면 제 성능을 발휘할 수 없다. Trillium은 원자층 증착(ALD)을 통해 나노스케일 박막을 형성함으로써, 게이트 스택 금속에서 각 층과 각 디바이스에 걸쳐 옹스트롬(Å) 수준의 정밀도와 반복성을 제공한다.
이러한 기술은 FinFET 전환 과정에서 이미 검증된 바 있으며, 당시에도 균일한 등각(conformal) 게이트 커버리지가 핵심 과제였다. GAA 트랜지스터에서는 더 큰 도전 과제가 존재한다. 실리콘 나노시트 사이 약 10나노미터(사람 머리카락 두께의 약 1만 분의 1)에 최대 5개의 게이트 스택 층이 집적되기 때문이다. 이처럼 극도로 제한된 공간을 구현하기 위해, Trillium은 금속층 두께를 정밀하게 제어하는 기술과 공간 점유를 최소화한 다이폴 필름 기술 등 첨단 기능을 제공한다.
공정 허용 오차가 점점 더 좁아질수록, 증착 기술뿐 아니라 공정 간 통합 최적화도 매우 중요해지고 있다. Trillium 챔버는 Endura™ Integrated Materials Solution™(통합재료솔루션) 플랫폼의 일부로, 고진공 환경에서 증착, 세정, 처리 공정을 연속적으로 수행한다. 이를 통해 웨이퍼를 오염으로부터 보호하고, 민감한 재료 계면을 안정적으로 유지할 수 있다. Endura의 다양한 세정 및 처리 기술은 첨단 3D 트랜지스터 아키텍처가 확장됨에 따라 디바이스 성능, 수율 및 일관성을 더욱 향상시킨다.
또한 Trillium은 비파괴 X선 분석 기반의 첨단 eBeam(전자빔) 계측과 함께 공동 최적화되어, 증착 특성과 게이트 금속 조성 간의 긴밀한 피드백 루프를 형성한다. 이 과정에서 민감한 전류 채널을 손상시키지 않으면서 정밀한 공정 제어가 가능하다. 이러한 공동 최적화는 공정 개발 속도를 높이고 변동성을 줄이며, 일관된 게이트 스택 성능을 구현하는 데 기여한다.
트랜지스터 로드맵과 함께하는 스케일링
컴퓨팅의 미래는 각 작업에 최적화된 트랜지스터를 안정적으로 대량 생산하는 능력에 달려 있다. 향후 CFET(Complementary FET)와 같이 3D 집적을 더욱 확장하는 아키텍처가 도입될수록, 게이트 스택 소재를 원자 수준에서 제어하는 기술의 중요성은 더욱 커질 것이다.
어플라이드 머티어리얼즈는 Trillium™ ALD 기술 혁신을 지속적으로 이어가며, 차세대 반도체 시대에 요구되는 정밀성과 설계 유연성을 제공해 나갈 것이다.