Centura 是应用材料公司具备多样化功能的平台，现已向全球客户输送 8,000 多套，用于各种领域的应用，包括 ALD、CVD、外延生长、刻蚀、光掩膜工艺、PVD、等离子掺杂、等离子氮化和快速热处理，以及集成式多步工艺，如高 k 晶体管栅叠层制造。
反应腔室采用先进材料，可实现“清洁模式”操作，从而降低设备拥有成本，提高产能。 此外，它还消除了第一晶圆效应，从而确保晶圆工艺的可重复性，这一点已获得生产验证。
AdvantEdge Mesa 在晶圆最外缘的刻蚀深度不均匀性 <1% ，且具有 <...
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应用材料公司的 Avatar 系统可逐步调节和控制温度，对于每个刻蚀工序都能确保正确的温度设定点和稳定性，再加上三倍频功率输出和多区域气体喷射，在保持基准形貌控制的同时，能达到极其可观的刻蚀深度。客户能够以高产量制造性能高、可靠耐用的下一代器件，...
在 DPN HD 氮化工艺中，使用低能量脉冲等离子向氧化硅介电层注氮，以在栅叠层的氮氧化硅/多晶硅界面层形成所需的高氮浓度，在硅/氮氧化硅界面层形成低氮浓度，从而保持较高的沟道迁移率。新的化学材料和直接高温晶圆加热工艺，可生成更多剂量的氮来满足 3X 和 2Xnm...
接近每个节点时，必须缩减叠层厚度以满足不断降低的等效氧化层厚度 (EOT) 目标，从而达到期望的器件性能。微缩至 22nm 及以下时，需要采用原子层沉积 (ALD) 技术才能获得超薄的高 k 介电层。为进一步缩减等效氧化层厚度 (EOT)，需要利用等离子氮化工艺，...
CMOS 技术需要两种类型的晶体管：PMOS和NMOS。对于 PMOS，向沟道施加压缩应力（挤压晶格）最有利于改善其性能，这可以缩短纵距，增强原子间的键耦合，从而提升空穴迁移率。而对于 NMOS，则需要拉伸应力（拉伸晶格），以便增加纵距，...
器件制造商正在使用各种方案来集成芯片，以便最大限度地提高功能体积比。TSV 技术通过创建垂直通道来实现 3D 互连，这些通道作为集成电路组件，起到连接堆叠芯片或晶圆的作用。
在芯片或晶圆之间建立垂直连接，需要深硅刻蚀工艺，应用材料公司的Centura...
EUV 光掩膜与传统的光掩膜截然不同，后者是有选择性地透射 193nm 波长的光线，将电路图形投射到晶圆上。EUV 光刻采用 13.5nm 波长的光源，所有光掩膜材料都不透明，由复杂的多层反射镜将电路图形反射到晶圆上。这种多层 EUV 光掩膜在保持反射率的同时，...
应用材料公司的 Centura Tetra Z 光掩膜刻蚀系统性能一流，可满足 10nm 及以下逻辑和存储器件的光掩膜刻蚀需求。新系统进一步提升了业内领先的 Tetra 平台的能力，提供了最佳的 CD 性能，以应对先进分辨率增强技术及将浸没式光刻延伸至四重图形曝光。...
该系统的反应器采用独特设计和工艺技术，既可沉积无掺杂薄膜，又可沉积掺杂薄膜，应用十分广泛，包括沉积浅沟槽隔离层（STI）、金属前电介质层、层间电介质层（ILD）、金属层间电介质层（IMD）和钝化保护层。
钨的电阻率低，电迁移性极小，长期以来一直在逻辑和存储器件中用作接触孔和中段（最底层）连接线（将晶体管与集成电路其余部分相连）的首选填充材料。在早先的技术节点中，由于器件尺寸较大，因而可以使用共形 CVD 沉积法进行钨填充集成。不过，在当前最先进的技术节点下，...
该系统将创新的 ALD 钨成核层技术与高产量的 Sprint CVD 钨批量填充工艺相结合，生成无空隙并与 CMP（化学机械研磨）工艺兼容的钨插头。
ALD 工艺将成核厚度从典型的 300Å 化学气相沉积值减到薄至 12Å，同时保持出色的阻挡性能，便于与...
应用材料公司的 Centura Epi 系统是经过全球生产验证的 ~900 200mm 腔室单晶圆、多反应腔室外延硅沉积系统。每个采用辐射加热的工艺腔室均可以提供精确和可重复的沉积条件控制，并可以实现完全无滑移的薄膜、出色的薄膜厚度和电阻率均匀性，以及低缺陷水平。...
