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Endura® CIRRUS™ HT Co PVD

随着集成电路及其组件继续微缩,组件之间的金属互联线接触件的尺寸也在缩小。其中一个结果为,这些连接器中的电阻越来越高。为生产更紧凑、更快速的电子器件,必须最大限度地降低电阻,以便能够进一步地微缩。

这种更高的电阻所造成的慢化效应通常被称做阻容延迟(或 RC 延迟),并以多种方式影响着电路。除这种不良效应以外,RC 延迟还会降低通过位线DRAM 结构读写数据的速度。此外,更高的电阻还会引起更高的功耗,这会为移动技术带来不良的副作用。

微缩的另一个副作用为,深宽比随着先进电路中的特征密度增加而增加。结果,以足够的底部覆盖率沉积薄膜变得越来越具挑战,而足够的覆盖率是最终器件达到适当的电气性能所必需的。DRAM 结构中尤为重要的是有源区和第一级金属互联层之间的半导体-金属界面。为在这些界面之间实现最快速和最大化的电荷传输,应使用低电阻率材料(硅化钴),其有效性取决于适当的沉积厚度和均匀的界面层。

Endura Cirrus HT Co PVD 系统可通过增强功能来实现所需的硅化物覆盖率,以应对缩小的接触面积和增加的深宽比所带来的挑战。相比其他来源技术,使用高频 RF 源可产生金属离子浓度更高的等离子体,该系统可在高深宽比特征层的底部实现出色的厚度和一致性。晶圆上的负电压用于将正金属离子引入窄孔中,由于存在更多的金属离子,所以高深宽比接触孔底部的覆盖度比当前技术所实现的覆盖度厚两倍或三倍。因此,形成了坚固的硅化钴层,以降低电荷在金属和半导体之间的传输壁垒。

该系统将 Siconi 硅化物预清洁与用于 DRAM 外围电路中的直接接触应用的 PVD 钴和氮化钛盖帽沉积结合在一起。

欧姆接触层的挑战

在存储设备中,欧姆接触层(半导体-金属界面)将有源区与金属布线层连接在一起。随着存储器继续微缩,节点之间的欧姆接触层面积缩小了约 70%,特征层中的深宽比增加,在特征层中必须沉积低电阻率硅化物,以形成该接触层。在 1xnm DRAM 中,这两个因素使形成足够厚的硅化钴层日益困难,而足够的厚度是为了确保电荷能够快速、可靠地从有源区通过接触件前往上层布线层,然后返回。

以下动画阐明了欧姆接触层的概念以及 Endura Cirrus HT Co PVD 系统所产生的厚硅化物覆盖层对设备性能的有利影响。

RC 延迟举足轻重,因为这可能成为继续向下微缩逻辑和存储器设备的重大障碍,而该项技术对于提升当前的多功能、移动消费电子设备的性能至关重要。

 

 

逻辑和存储芯片中的有源器件(晶体管)均通过金属线以电气方式连接彼此或芯片的其他区域。这些导线通过不导电(绝缘)介电层彼此分离。在逻辑和存储芯片中,互联线的作用为将信号从芯片的一个区域传输到另一个区域。能尽快完成信号传输,并能最大限度地降低几何尺寸缩小所造成的信号损失,这一点对器件微缩至关重要。在逻辑芯片中,微缩是指面积缩小,即借助于材料和设计创新,在更小的面积中封装越来越多的电路。在对价格敏感的 DRAM 制造领域,必须大幅控制成本,所以微缩侧重于从现有的材料和设计中获得逐步增强的性能。总之,逻辑和存储器导线中的信号传输速度受相同的基本原理支配,并取决于电阻和电容 (RC) 的乘积。同时降低电阻和电容是理想的方法。但是,对于存储器制造商而言,开发电容较低的绝缘材料并将其集成到制造流中的成本特别高。因此,降低电阻成为保证微缩后的性能的首选方法。根据电荷是垂直穿过不同的布线层,还是沿导体的长度横向通过,需要使用各种解决方案来应对 RC 挑战。尽管,无论对于哪种情况,其目标都在于最大限度地降低金属线的电阻。在垂直尺寸中,解决方案旨在最大限度地减小界面电阻。电接触件将有源区连接到第一级金属布线层。半导体-金属界面(或欧姆接触层)形成了有源区和金属接触层之间的接面。其目标在于,确保电荷能够从有源区通过接触件前往上层布线层,然后返回。为在欧姆接触层之间实现最快速和最大化的电荷传输,应形成低电阻率材料层。低电阻率硅化钴已作为此用途的行业标准被采用,其有效性依赖于能否沉积均匀的一层,以形成坚固的欧姆接触层。在横向尺寸中,解决方案旨在优化导线金属材料的导电性。所谓的线性电阻表示导线尺寸(宽、高、长)与导线制备材料(通常为钨或铜)的特定性能的函数。降低线电阻的最简单方法是增加导电金属的体积,即使导线更宽和更高。但是,更宽的导线会限制微缩,更高的导线会增加电容,并带来更大的刻蚀挑战。因此,降低尖端器件的导线电阻侧重于提升导电材料的性能。参见 ENDURA® Versa™ XLR2 W PVD。