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Centura® Integrated Gate Stack

高 k 栅介质/金属栅极晶体管中,介电质叠层由氧化物界面层和本体高 k 栅介质层组成。

接近每个节点时,必须缩减叠层厚度以满足不断降低的等效氧化层厚度 (EOT) 目标,从而达到期望的器件性能。微缩至 22nm 及以下时,需要采用原子层沉积 (ALD) 技术才能获得超薄的高 k 介电层。为进一步缩减等效氧化层厚度 (EOT),需要利用等离子氮化工艺,通过控制将一定剂量的氮加入叠层中,接着进行退火,以稳定加入的氮原子。

此系统包含一个原子层沉积 HfO{0}(氧化铪)沉积腔室及用于界面层氧化物形成、后期高 k 栅介质氮化和氮化后退火的专用腔室。
纳米级晶体管栅极工程面临的挑战

在单一集束型设备上集成这些腔室对于制造 22nm 和 14nm 节点的高性能晶体管非常重要。 介质栅叠层是晶体管的核心,在电气特性上对变化和质量非常敏感。 逻辑技术节点一旦缩减,界面对本体的比率便会急剧增加,使得列队时间消除对避免界面层增厚发挥愈发关键的作用。 此外,在空气泄入时,分子污染物(如碳、氮、氧、氟、硫)可能进入栅叠层界面。将工艺腔室集成到单一真空主机中是尽可能减少这些问题并确保可重复性和高质量性能的最可靠办法。