skip to main content

パターニング

パターニング

パターニングは、何世代にもわたって2Dスケーリングを可能にしてきました。以前、パターニングは一連の比較的単純な光学マスクおよびフォトリソグラフィー工程により、パターン印刷とその後の材料除去、成膜工程が行われていました。近年、フォトリソグラフィーの進歩はチップ設計の進歩の早さに追いついていません。

次世代のEUVリソグラフィーがロードマップに組み込まれても、チップメーカーはコスト効率の高い自己整合型マルチパターニング技術を採用し、一回の露光で2、または4列を作製するマルチピッチを利用しています。EUVの有無にかかわらず、チップメーカーが克服しなければならないのがエッジプレースメントエラー(EPE)の課題です。一層目の形状に次の補完的な形状を正確に合わせる必要があります。マテリアルズ エンジニアリングは、歩留まりに影響しかねないアライメントのばらつきを許容できる、より広いランディングゾーンを提供することで、これを可能にします。

リソグラフィーのコスト増加に伴い、メモリ設計者は3D構造のデバイス作製に向かっています。これは、2Dスケーリングではなく、3Dに積層することでコスト削減を図るものです。平方ミリメートルあたりのビット数を増やすのではなく、立方ミリメートルあたりのビット数を増やすことによってコストが削減されます。

Nov 09 2021

Adding Sustainability to the Definition of Fab Performance

Read full story

Oct 18 2021

Innovations in eBeam Metrology Enable a New Playbook for Patterning Control

Read full story

Oct 13 2021

Breakthrough in Metrology Needed for Patterning Advanced Logic and Memory Chips

Read full story