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Endura® CIRRUS™ HT Co PVD

집적 회로와 구성품이 계속해서 미세화되면서 구성품간의 금속 인터커넥트컨택도 작아지고 있습니다. 그에 따라 이러한 인터커넥트의 저항이 커지고 있습니다. 더 작고 빠른 전자 기기를 구현하려면 추가적인 미세화가 가능하도록 저항을 최소한으로 유지해야 합니다.

저항-커패시턴스 지연(또는 RC 지연)이라고 불리는 높은 저항으로 인한 지연 효과는 여러 가지 방법으로 회로에 영향을 미칩니다. RC 지연은 여러 가지 악영향을 초래하지만, 특히 DRAM 구조에서 비트라인을 통해 데이터를 읽고 쓰는 속도를 저하시킵니다. 또는 저항이 높아지면, 모바일 기술에서 피해야 하는 전력 소비량 증가로 이어집니다.

미세화로 인한 또 다른 부작용은 첨단 회로에서 형상 밀도가 증가할수록 종횡비가 늘어난다는 것입니다. 결과적으로 최종 소자의 적절한 전기적 성능에 필요한 바닥 피복성을 달성하는 필름 증착이 점점 더 어려워집니다. 특히 DRAM 구조에서 금속 인터커넥트의 첫 번째 레벨과 능동 구역 사이의 반도체-금속 경계가 중요합니다. 이러한 경계에서 빠른 시간 내에 최대의 전하 이송을 달성하기 위해 저항이 낮은 재료(코발트 실리사이드)를 사용하는데 그 효과는 적합한 두께와 균일한 계면층의 증착에 달려 있습니다.

Endura Cirrus HT Co PVD 시스템은 컨택 면적 감소와 종횡비 증가의 문제를 극복하는 개선을 통해 요구되는 실리사이드 피복성을 제공합니다. 고주파 RF 소스를 사용하여 플라즈마(다른 소스 기술보다 더 많은 농도의 금속 이온을 함유)를 생성해서 고종횡비 형상의 바닥에서 뛰어난 두께와 균일성을 구현합니다. 웨이퍼의 음전압이 금속 이온을 좁은 구멍으로 유도합니다. 매우 많은 금속 이온이 있기 때문에 고종횡비 컨택 구멍의 바닥 피복성은 현재 기술로 달성하는 두께에 비해 2-3배에 달합니다. 결과적으로 금속과 반도체 사이의 전하 이동에 대한 장애를 줄이는 견고한 코발트 실리사이드 층이 형성됩니다.

이 시스템은 Siconi 실리사이드 전세정 공정과 PVD 코발트 및 TiN 캡 증착 공정을 통합해서 DRAM 주변부에서 직접 컨택을 적용할 수 있습니다.

저항 컨택과 관련된 당면 과제

메모리 소자에서는 저항 컨택(반도체-금속 경계)이 능동 구역과 금속 배선을 연결합니다. 메모리 미세화가 계속되면서 그 다음 나노급으로 넘어갈 때 저항 컨택의 면적이 약 70% 줄어듭니다. 반면에 이러한 컨택을 형성하기 위해 저항이 낮은 실리사이드를 증착해야 하는 형상에서 종횡비가 증가합니다. 1xnm DRAM에서 이러한 두 가지 요소 때문에 능동 구역에서 컨택을 통해 배선의 상부 레벨까지 빠르고 믿을 수 있는 전하 이송이 이루어지는 데 필요한 코발트 실리사이드 층을 형성하기가 점점 어려워지고 있습니다.

다음 애니메이션은 저항 컨택의 개념을 소개하고 Endura Cirrus HT Co PVD 시스템에 의해 생성되는 두꺼운 실리사이드 피복층이 소자 성능에 미치는 유리한 효과에 대해 보여주고 있습니다.

RC 지연은 오늘날 다기능, 모바일 소비자용 전자 기기의 성능을 강화하는 로직 및 메모리 소자의 지속적인 미세화에 대해 중대한 장애물이 될 수 있기 때문에 중요합니다.

 

 

로직 및 메모리 칩의 능동 소자(트랜지스터)는 금속 배선을 통해 서로 또는 칩의 다른 구역과 전기적으로 연결됩니다. 이러한 배선은 비전도성(절연성) 유전체 층을 통해 분리됩니다. 로직 및 메모리에서 인터커넥트의 역할은 칩의 한 구역에서 다른 구역으로 신호를 전송하는 것입니다. 작아지는 기하학적 구조에서 신호 손실을 최소화하면서 신호를 최대한 빠르게 전송하는 능력은 소자 미세화에서 매우 중요합니다.

로직에서 미세화는 면적 미세화를 의미합니다. 즉, 재료와 설계 혁신을 통해 더 많은 회로를 더 작은 면적에 집적화 하는 것을 의미합니다. 가격에 민감한 DRAM 제조 분야에서는 비용을 적극적으로 관리해야 하기 때문에 미세화는 기존의 재료와 설계로부터 점진적으로 더 좋은 성능을 얻는 데 초점을 둡니다.

일반적으로 로직 및 메모리 배선에서 신호 전파 속도 역시 동일한 기본 원리를 따르며 저항과 커패시턴스(RC)에 따라 결정됩니다. 저항과 커패시턴스를 모두 낮추는 것이 가장 좋습니다. 하지만 커패시턴스가 낮은 절연 재료를 개발하고 제조 공정에 적용하는 비용은 특히 메모리 제조사에게 부담이 됩니다. 따라서 미세화를 위해 저항을 낮추는 방법이 주로 사용됩니다.

RC 문제를 해결하기 위해서는 전하가 서로 다른 배선 레벨을 가로질러 수직으로 이동하거나 도체 길이를 따라 수평으로 이동하는지에 따라 다른 해결책이 필요합니다. 그러나 어느 경우든 모두 목표는 금속 배선의 저항을 최소화하는 것입니다.

수직 이동의 경우에는 경계 저항을 최소화하는 것이 목표입니다. 전기 컨택은 소자의 능동 구역과 금속 배선의 첫 번째 레벨을 연결합니다. 반도체-금속 경계(또는 저항 컨택)는 능동 구역과 금속 컨택 사이의 접합점을 형성합니다. 목표는 전기 전하가 능동 구역에서 컨택을 통해 배선의 상부 레벨로 이동했다가 되돌아 오도록 만드는 것입니다. 저항 컨택에서 최대한의 빠른 전하 이송을 달성하려면 저항이 낮은 재료가 필요합니다. 이를 위해 저항이 낮은 코발트 실리사이드가 업계 표준으로 사용되고 있으며, 그 효과는 균일한 층의 증착이 견고한 저항 컨택을 형성하는 데 달려 있습니다.

수평 이동의 경우에는 배선을 형성하는 금속의 전도성을 최적화하는 것이 목표입니다. 라인 저항은 말 그대로 배선 치수(너비, 높이, 길이)와 배선 재료(일반적으로 텅스텐 또는 구리)의 특성에 따라 결정됩니다.

라인 저항을 낮추는 가장 쉬운 방법은 전도성 금속의 체적을 늘리는 것일 것입니다. 즉, 배선을 더 넓고 높게 만드는 것입니다. 하지만 더 넓은 배선은 미세화를 제한하고 더 높은 배선은 커패시턴스를 높여서 식각과 관련된 더 큰 어려움을 일으킵니다. 따라서 첨단 소자에서는 배선 저항 감소를 위해 전도성 재료의 특성을 개선하는 것에 초점을 두고 있습니다. ENDURA® Versa™ XLR2 W PVD를 참조하십시오.