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Centura® Integrated Gate Stack

고 유전율/메탈 게이트 트랜지스터에서, 유전체 스택은 SiO2계면층과 벌크 고 유전율 층으로 이루어져 있습니다.

Centura Integrated Gate Stack 시스템 소개

각 기술 노드의 원하는 소자 성능을 얻기 위해 점점 작아지는 EOT에 맞추어 게이트 스택의 두께를 줄여야 합니다. 22nm 이하로 가면서 초박막 고 유전율 필름을 만들기 위해 ALD 공정이 필요합니다. EOT를 줄이기 위해 플라즈마 질화를 진행하여 적정양의 질소를 스택으로 주입하고 이어 어닐링을 진행하여 주입된 질소 원자들을 안정화합니다.

이 시스템은 ALD HfO2 증착 챔버와 더블어 SiO2 계면 형성 및 후속 고 유전율 질화 그리고 질화 후속 어닐링에 특화된 챔버로 구성되어 있습니다.
나노 수준의 트랜지스터 게이트 엔지니어링의 당면 과제

22nm/14nm 고성능 트랜지스터를 만들기 위해서 각 챔버들을 단일 클러스터 하나에 통합해야 합니다. 유전체 게이트 스택은 트랜지스터의 핵심으로 산포와 특질에 따라 전기적인 영향력이 달라집니다. 로직 기술 노드가 미세화 될수록 체적 대비 계면 비율이 급격하게 커져 계면층이 두꺼워지는 것을 막기 위해서는 공정 대기 시간을 없애는 것이 더욱 더 중요합니다. 또한 진공 상태가 완화되면 게이트 스택 계면에 분자 형태의 오염물(예: C, N, O, F, S)이 주입될 수 있습니다. 공정 챔버들을 하나의 단일 진공 체계로 통합하는 것이 이러한 문제를 최소화하고 재현성 및 양질의 성능을 보장하는 가장 확실한 방법입니다.