skip to main content

新しいメモリ チップの構造

ムーアの法則を40年間にわたり実現してきた現在、さらなる(2次元の)スケーリングは非常に難しくなっています。

たとえば高度な 25nm フラッシュメモリチップでは、1ビットの情報はわずか 100 個の電子によって保持されています。何千回という読み込み/書き込みサイクルを通じてこのような電子を確実に維持することは大きな課題であり、成果でもあります。

2次元のビットのサイズを縮小することなく記憶密度をさらに向上させるため、DRAM、NANDフラッシュはともに3次元構造に移行しつつあります。アプライド マテリアルズは、このような大きな構造変更を可能にするシステムを開発し、信頼性が高いメモリチップを低コストで生産する技術を提供します。これらは、SSD(solid-state hard drive)やその他のメモリを多用するモバイル機器の生産・普及に寄与します。

次世代 DRAM

従来のDRAM 構造ではビットラインやワードラインがストレージ キャパシタを取り囲んでいました。大手メモリメーカーは、より多くのビットを詰め込むため、シリコンウェーハ内のキャパシタの下側にアドレスラインを埋め込んでいます。アプライド マテリアルズは、この新しいアプローチを実現するためのさまざまな製造技術を開発して、この新しい構造に伴う課題に対応しました。

過去数世代にわたるデバイス開発において、DRAMメーカーはチップ上の占有面積を小さくするセルレイアウトを開発してきました。最新の構造では、アドレス ラインをシリコン基板の中に埋め込み、トランジスタやキャパシタをその上に作製することで密度を50%増加させることができます。

次世代 NAND

従来のフラッシュ メモリ セルのスケーリングが非現実的となり、多くの大手メーカーは「3D 積層型 NAND」と呼ばれる技術を開発しています。複数の 2D メモリ配列がそれぞれの上に作製されるため、各セルのサイズを小さくしなくてもチップの容量が増加します。Applied 社の革新的なシステムは、フラッシュ メモリ メーカーによるこのすばらしい新技術の導入を支援しています。

メモリメーカーは、16層以上の3Dセル配列を構築する手法を開発しています。従来の平面レイアウトよりもはるかに高いメモリ密度が実現できる一方、背の高い構造を作製する必要があるため、製造上の新たな技術課題が生まれます。