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パッケージング

電子機器の削減されたフォームファクタ、縮小し続けるダイのフットプリントへの要求を満たすため、長らく議論されていたICの垂直統合がついに、半導体製造において量産に入りました。

この開発において、コスト効率の高いシリコン貫通ビア(TSV)プロセスが、今日の200mm以下の製造を含む、最先端のIDMやファウンドリの能力において、非常に重要になってきています。垂直パッケージに統合されるデバイスタイプの直径がより小さくなるに連れて、より高いアスペクト比のビアが必要とされます。このことは、高い信頼性と低抵抗のコンタクトのエッチングと成膜という、より困難な課題をもたらします。

膜とエッチングのプロセスはIC製造と同様ですが、これらの大きなフィーチャ(通常5〜25μm)には最適化が要求されます。シリコンおよび酸化膜の深い反応性イオンエッチング、絶縁ライナー、PVDライナー/バリア膜、ボイドフリー・プラグフィルといったプロセスが必要とされます。

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